微机原理、汇编语言与接口技术

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(1)  8086/8088系统中为什么一定要有地址锁存器？哪些信息需要锁存？

因为8086/8088 CPU的地址总线和数据总线、地址总线和状态总线分时复用，在T₁状态输出地址信息，在T₂～T₄（或T₃～T₄）输出状态和数据（或读入数据），输出的地址信息时间太短，稍瞬即失，必须在外部用锁存器将其锁住。一般是地址信息需要锁存。

    (2)  8086CPU由哪两部分构成？它们的主要功能是什么？到Pentium其并行工作的部分
各有哪几个部分？

由两个独立的功能部件EU（Execution Unit：指令执行部件）和BIU（Bus Interface Unit：总线接口部件）构成。EU负责从BIU的指令队列缓冲器中取指令并对其译码，然后根据译码结果向EU内部各部件发出控制命令以完成该条指令的相应操作。    BIU将CPU的内部总线与外部总线相连，负责CPU与外部的交换数据。
    在Pentium系列处理器中，有两条并行的u-流水线和v-流水线，其中整数流水处理分为五个阶段：指令预取PF(Perfetch)、指令译码ID(Instruction Decord)、地址生成DG(Address Generate)、指令执行阶段EX(Execute)和结果回写阶段WB(WriteBack)；浮点流水处理有8个阶段，其中前4个阶段与与整数流水处理阶段共享，其后依次是：第一浮点指令执行阶段X1(Execute1)、第二浮点指令执行阶段X2(Execute2)、结果回写到浮点寄存器文件阶段WF(Write Floating-Point Register)、错误报告与状态修正阶段ER(Error Reporting/Update State Word)。采用流水线和并行结构使得一条或多条指令可以在一个时钟周期内完成。

    (3)  Pentium微处理器中是如何由16位的段寄存器获得32位段基址的？其物理地址是
如何形成的？

由段寄存器的16位段选择子在全局/局部描述符表找到64位的段描述子，由段描述子中32位的段基趾和32位的偏移量相加得到32位的线性地址；32位线性地址的高10位在页目录中找到32位的目录入口，目录入口和线性地址的中10位相加在页表中找到32位的页表入口，页表入口和线性地址中低12位偏移量相加得到最终的物理地址。

    (4)  为什么说MMX与3D NOW！指令具有互补性？

MMX指令特别适用于整数运算密集的图像处理、视频和音频回放等多媒体应用，提高它们的性能；但对浮点运算密集的3D图形处理、语音识别、数字信号处理、环绕音效等应用则无能为力。3D NOW！指令的浮点运算速度比x87 FPU协处理器快几倍到几十倍，能在一个时钟周期内处理4个浮点运算值，因此很适合需要进行大量单精度浮点运算的3D图像处理，能大幅度提高3D软件和游戏的性能。因此3D NOW！和MMX两套指令具有明显的互补性。

    (5)  什么是总线周期？简述总线周期和时钟周期、指令周期的相互关系。

总线周期指处理器占用总线，与外界（存储器或I/O端口）进行一次数据读或写所需的时间。一个总线周期由几个时钟周期组成，8/16位处理器一个指令周期由几个总线周期组成，32/64位处理器由于并行流水操作，在一个总线周期内能完成几条指令的执行。

    (6)  Pentium微处理器内的u-流水线和v-流水线功能上有什么异同？指令进入这两条流水线的配对规则是什么？简述之。

在u-流水线中可以执行所有的整数指令和浮点指令，在v-流水线中可以执行整数指令和一条异常的Fxch指令；在EX指令执行阶段，V流水线指令必须等U流水线指令执行完毕才可一起结束EX，反之则不必。配对规则有四条：①两条指令必须是一个时钟内执行完的简单指令，即不需要任何微码控制的完全硬件化指令；②指令不能同时含有立即数和偏移量；③只允许U流水线中的指令带有指令前缀（Prefix）；④两条指令不存在“写后读”和“写后写”的寄存器相关性。

    (7)  现代微处理器采用了哪些新技术？简述之。

流水线与并行执行技术，推测执行技术，超序执行技术，精简指令集计算机RISC技术，多媒体SIMD指令集，EPIC设计，MESI协议，HT超线程技术等等。

    (8)  简述Itanium（安腾）微处理器的超标量组织结构，它使用的寄存器有多少？并行执行单元有几个？

Itanium采用全新的IA-64架构，采用大量寄存器和多个执行单元的组织结构， Itanium2(安腾2)片内集成了6个整数单元、4个指令存取单元、2个浮点/SIMD单元和3个分支处理单元，以及328个寄存器（其中包括64位整数寄存器128个、82位浮点寄存器128个）。 Itanium采用LIW（长指令字），将几条指令捆绑成一条128位长的指令束来加快处理速度，引入EPIC（显式并行）设计理念，使每个指令周期可执行约20条指令，是RISC/CISC指令集的4～5倍。IA-64架构在内存寻址能力上提高了几个数量级，64位地址线可寻址近180亿GB物理内存Itanium处理器设置了三级高速缓存Cache，一、二级装载于内核中，三级缓存类似Pentium4的二级缓存，可在片外或整合于片内，如Itanium2片内集成了L1、L2、L3三级Cache，容量分别为32KB、256KB、3MB；直接映射和组/全相联映射的有机结合大大提高了缓存的效率。

    (9)  EPIC使用了哪些创新的技术？它给微处理器带来了哪些功能上的提升？

EPIC技术有两项重大革新：断定执行(Predicated Execution)和推测装入(Speculative Load)。
    断定执行使处理器利用添加的并行执行单元而避免了“转移预测”错误时而将流水线中大多数指令总清除所造成的延迟，显著提高了性能。
    推测装入技术先行装入所需的数据，避免了使用数据时访问存储器的等待，也避免了无效的推测装入造成的处理异常的漫长延时。EPIC允许尽早地调度推测装入，通过推测检验保证数据的有效性。由于消除了分支障碍，平均约有50%的装载操作由推测装入完成。

   (10) 简述RESET与INIT信号在功能上的差异。

  现代微处理器系统加电或按下RESET复位键后产生复位信号RESET，按下“Ctrl+Alt+Del”键后初始化信号INIT有效。RESET清除指令流水线、重新初始化CPU的全部状态，跳转到BIOS中物理地址为FFFF_FFF0处开始执行。INIT类似RESET，但不影响内部高速缓存Cache、模式专用寄存器、浮点寄存器组以及控制寄存器CR₀的CD位和NW位。